近日， 清華大學積體電路學院院長吳華強教授 ，對於Chiplet技術發展趨勢進行展望。他表示Chiplet技術發展現狀暗流湧動，機遇叢生。Chiplet不是單一技術，而是一系列關鍵先進技術的有機融合。這是一個戰略賽道，我們需要凝聚共識，抓住重大創新機遇。
在演講中我們拿到了很多的資訊：
Chiplet技術是通向高算力芯片的必經之路，國際領先的高算力芯片都采用了芯粒技術；
AI時代Chiplet市場規模加速擴張；
Chiplet技術發展將在六大方面持續創新；
Chiplet是戰略賽道；
算力是數位經濟時代的新質生產力。ChatGPT等AI大模型的爆發刺激了對算力的需求，對算力的需求每兩個月增加一倍。2023年3月15日，OpenAl釋出ChatGPT-4、具備1.8萬億的模型參數，訓練需要上萬張Nvidia p00顯卡，計算量約為2.15e25FLOPS。
傳統單片整合算力芯片面臨面積墻、儲存墻、成本墻、功耗墻等瓶頸，難以持續。吳華強說到：「Chiplet不是未來時而是現在時。Chiplet技術是通向高算力芯片的必經之路。」
國際領先的高算力芯片都采用了芯粒技術。如輝達釋出B200 GPU，在算力上實作巨大的代際飛躍基於台積電的N4P制程工藝，晶體管數量達到了2080億個，配備192GB HBM3e記憶體。
AI時代Chiplet市場規模正在加速擴張。全球已經安裝了價值約1萬億美元的數據中心，而這個上萬億美元的數據中心市場正在從通用計算向加速計算和生成式人工智慧轉型，一個新的計算時代已經開啟。
與此同時，Chiplet技術的套用領域也在逐漸擴大。 Chiplet技術繼GPU等雲端高算力芯片之後，在桌面市場的AIPC（CPU+AI）領域顯示出其價值。 AMD 在Computex2024大會上釋出了當時世界上最快的桌面CPU芯片HR9 9950X采用了Chiplet技術；英特爾公布下一代面向AI PC的移動處理器Lunar Lake，將會混合封裝台積電 N3B 工藝和自家Intel18A 工藝的芯粒。
吳華強表示， Chiplet不是單一技術，而是一系列關鍵先進技術的有機融合，形成了涵蓋從頂層架構到底層器件的全新技術體系。 從上圖中可以看到，包括了介面標準與生態、互聯技術、電源技術、計算體系架構、儲存技術、先進封裝整合等技術。
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Chiplet關鍵技術發展趨勢：先進封裝整合
Chiplet關鍵技術發展趨勢之一是先進封裝整合。
多種封裝技術組合，整合密度持續提升，提供更高的IO密度（IO/mm）和更好的能效（pJ/bit）。比如銅銅鍵合將Bump間距從50um降低到5um；矽轉接板技術將基板線間距從15um降低到1um，密度大振幅提升。先進封裝整合技術發展路線圖顯示，到2030年能夠達到：亞微米pitch、10+層RDL、D2D鍵合。因此這個領域將來對於裝置材料都有很多創新，孕育了許多新機會。
從封裝技術來看，扇出型封裝，無TSV結構的工藝，制造成本低封裝體厚度小。矽橋技術非常重要，英特爾的封裝基板矽橋和台積電的扇出型矽橋，使用小尺寸矽橋替代大面積矽轉接板實作芯片間高密度、高頻寬互連，總制造成本降低、矽工藝復雜性降低，整合復雜性增大。
02
Chiplet關鍵技術發展趨勢：儲存技術
儲存在Chiplet開發中繞不開的話題。吳華強表示， Chiplet關鍵技術發展另一趨勢是儲存技術（HBM）。 先進封裝整合技術帶來 更高的儲存密度、頻寬和更高的能效。
以前雙列直插記憶體模組，傳輸能效是12pJ/bit，到了HBM3可以達到3.5pJ/bit，未來正在規劃中的HBM4能效更是能夠達到0.2pJ/bit，再降一個數量級。今年9月，台積電與三星宣布合作研發新一代無緩存HBM4記憶體技術，用於高算力AI芯片無緩存HBM4技術將會在現有HBM4記憶體上提升40%的能效，降低10%的延時。
同時，儲存技術方面存算一體也孕育而生。存內計算（Processing-in-memory，PIM）PIM-HBM架構，將處理單元嵌入HBM的邏輯庫中，以減少互連的能耗和延遲，可以實作較低的DRAM存取成本。
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Chiplet關鍵技術發展趨勢：互聯技術
互聯技術的趨勢是短距、長距、串口、並口、電口、光口等多種互聯技術體制融合，滿足全場景芯粒互聯的頻寬、密度和能效要求。
今年，台積電用於芯粒互連的高速並列介面，使用5nm FinFET工藝，基於9um pitch的3D封裝，實作了0.296pJ/bit能效，17.9Tb/s/mm2的頻寬密度；博通交付了業界第一個51.2-Tbps的Co-Packaged Optics乙太網路開關，使用光互連技術，相比傳統光模組功耗降低了70%，芯片面積效率提升了8倍。
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Chiplet關鍵技術發展趨勢：電源技術
電源技術的趨勢則是，傳統功率轉換架構無法應對高效能計算芯粒的嚴峻挑戰，「功率即效能」。功率是效能，電壓不穩定會對計算產生很大影響。分布式功率器件集群創新架構、分布式多場管理技術、快速電源響應技術具備巨大潛力。Chiplet開辟了許多技術創新之路。
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Chiplet關鍵技術發展趨勢：計算體系架構
計算架構的發展趨勢是可延伸的異構架構、標準化介面，朝適應於Chiplet技術的計算體系架構演進。而且計算體系架構的分析需要專門的仿真模擬工具，沒有這樣的工具很難分析整個系統的效能。
英特爾的異構芯粒處理器，采用一種「新型柔性拼接架構」，由四個異構芯粒（GPU塊，SoC塊、IO塊和CPU塊）透過一個basedie連線而成。實作了可延伸的異構處理器系統框架，標準化的介面，但是僅能做到對固定功能單元的參數化擴充套件。
AMD的混合封裝高算力AI芯片，按照：4個lO die+8個計算 die+HBM3，3D混合鍵合+2.5D 矽轉接板的封裝，實作了可延伸的多芯粒（同構）整合方案，以IOD為樞紐和擴充套件介面。吳華強說到：「英特爾和AMD的架構體系與輝達有所不同，這非常有意思。大型玩家開始采用不同的技術路線。」
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Chiplet關鍵技術發展趨勢：介面標準與生態
這方面的趨勢在於，芯粒標準再前進演化，UCle各級成員不斷推出基於其標準的產品，生態建設進展迅速。
標準方面，8月6日，UCle聯盟釋出 2.0規範，包含以下亮點：全面支持具有多個芯片的任何系統級封裝 （SiP）結構的可管理性、偵錯和測試；支持3D封裝，顯著提升頻寬密度和功率效率；改進的系統級解決方案，其可管理性被定義為芯片堆疊的一部份；針對互操作性和合規性測試最佳化的封裝設計；完全回溯相容 UCle 1.1 和 UCle 1.0。近日，AMD、博通、思科等八家公司宣布為人工智慧數據中心的網路制定新的互聯技術開放標準UALink（UltAccelerator Link）以打破Nvidia的壟斷。
產品方面，去年9月，英特爾展示了全球首款基於UCle 連線的Chiplet處理器測試芯片Pike Creek；今年7月，Alphawave Semi最新研發出業界首款3nm Ucle芯粒，該芯粒組面向超大規模數據中心、HPC和AI等高需求領域；是德科技推出的Chiplet PHY Designer是EDA行業首款針對UCle標準的仿真解決方案。
展望未來，Chiplet技術將持續創新，不斷自我叠代。先進封裝技術不斷升級，從uBump→TSV→W2W bonding→D2D bonding；儲存不斷創新，從HBM2→HBM2E→HBM3 →HBM3E →HBM4。
多個國家和地區在Chiplet技術上的競爭將愈演愈烈。美國國家半導體技術中心（NSTC）釋出【戰略藍圖】，建立Chiplet計劃，以實作開放創新的Chiplet市場英特爾牽頭成立UCle聯盟，推動Chiplet技術標準化、生態化。
南韓三星提出高級代工生態系（SAFE），與合作夥伴建立合作生態系，實作「一站式 Chiplet 封裝」，開發2.5D/3D先進封參考設計流程。
中國台灣台積電發起3D Fabric 聯盟，聯合產業上下遊企業提供全流程的服務，定義PDK和介面標準、參考設計流程。
總而言之，Chiplet技術發展現狀是暗流湧動，機遇叢生。Chiplet技術將在先進封裝整合、互聯介面、儲存技術、電源技術、計算體系架構、介面標準與生態等方面持續創新，不斷自我叠代，推動芯片算力持續提升。
吳華強說到：「Chiplet是一個戰略賽道，我們需要凝聚共識，抓住重大創新機遇。」
